| 課程背景 | ||||
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本培訓課程主要幫助學員進行 CPLD/FPGA 的系統(tǒng)學習，以工程實踐為例，深入探討目前業(yè)界*、*的器件，講授業(yè)界*秀的集成環(huán)境，最簡潔的開發(fā)流程，和業(yè)界*的軟處理技術。每次課程都配有相關實驗，實驗可以在ALTERA和XILINX兩個公司的FPGA硬件平臺上進行，培訓學員可以根據(jù)自身情況選擇開發(fā)環(huán)境。通過實驗，學員可以更好的理解消化課堂知識，工程實踐水平會得到迅速提高 |
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 主要培訓對象
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FPGA系統(tǒng)的軟件和硬件開發(fā)工程師，電子類專業(yè)的*生和研究生 、電子硬件工程師等 |
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教學重點
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重點講述如何用VERILOG HDL硬件描述語言，在ALTERA的集成開發(fā)環(huán)境QUARTUSⅡ下，以合理的邏輯資源描述出一個健壯性強的硬件電路。本課程通過理論與多個實驗的結合，讓學員能夠充分理解與掌握CPLD/FPGA在實際工作中的應用。 |
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教學目標
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培養(yǎng)學員熟練掌握和使用基于CPLD/FPGA的數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程（ALTERA和XILINX可選），能夠獨立解決開發(fā)中常見問題，能夠自主進行成熟的基于CPLD/FPGA的數(shù)字系統(tǒng)設計。 |
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任課教師
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【 王健強老師 】
【袁老師】 |
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教材
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◆《Verilog數(shù)字系統(tǒng)設計教程》 ◆《CPLD/FPGA可編程邏輯多媒體教程》 （附送） |
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課程進度安排 （注:可根據(jù)學員需要，針對性設計課程，以便在實際工作應用）
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課 程 大 綱
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課 程 內(nèi) 容
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EDA技術簡介以及CPLD/FPGA 基礎知識，QuartusII軟件入門
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*天
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CPLD/FPGA技術的發(fā)展歷史階段和代表技術
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CPLD/FPGA 技術概念和發(fā)展現(xiàn)狀
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單片機，CPLD/FPGA，DSP的區(qū)別
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與CPLD/FPGA設計相關數(shù)字電路基礎知識復習
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cpld/fpga設計中幾個基本概念
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使用quartusⅡ5.1設計數(shù)字電路的基本流程
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CPLD/FPGA 典型應用領域一：替代傳統(tǒng)數(shù)字電路
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CPLD/FPGA 典型應用領域二：接口控制器
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CPLD/FPGA 典型應用領域三：數(shù)字信號處理
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上機實踐(可編程邏輯器件集成開發(fā)環(huán)境quartusⅡ5.1軟件使用實驗)
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第二天
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FPGA 的設計流程和設計方法簡介,包括原理圖、波形圖、狀態(tài)轉(zhuǎn)換圖及各種硬件描述語言簡介
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CPLD與FPGA的區(qū)別和各自的應用領域
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ALTERA公司FPGA的特點以及當前流行的FPGA產(chǎn)品介紹
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單點流水燈VERILOG HDL設計代碼講解
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單片機通過CPLD擴展外部IO口設計講解
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上機實踐（單點流水燈實驗）
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第三天
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CPLD/FPGA 的下載及內(nèi)部測試的配置與方法
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幾種硬件描述語言的比較
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Cpld/fpga數(shù)字電路設計經(jīng)驗
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FPGA設計規(guī)范
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詳細介紹QuartusII軟件環(huán)境和使用方法
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上機實踐（多點流水燈實驗）
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第四天
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硬件描述語言(Verilog HDL / VHDL)基本語法和實踐
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VHDL 和Verilog HDL的各自特點和應用范圍
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Verilog HDL的抽象級別
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Verilog HDL的幾個基本概念
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Verilog HDL基本結構語言要素與語法規(guī)則
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如果設計可靠的組合邏輯電路以避免毛刺的產(chǎn)生
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ALTERA公司芯片如何處理內(nèi)部三態(tài)電路
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典型的Verilog HDL代碼分析 1
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典型的Verilog HDL代碼分析 2
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上機實踐（用原理圖設計按鍵開關燈實驗）
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第五天
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Verilog HDL 里面的Reg 和 Wire類型定義的用法和區(qū)別
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Verilog HDL 里面的阻塞和非阻塞賦值的用法和區(qū)別
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Verilog HDL 和C語言的聯(lián)系和區(qū)別
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Verilog HDL 里面的系統(tǒng)任務和函數(shù)的調(diào)用方法
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Verilog HDL 里面最常用的兩個語句IF和CASE的使用方法和注意事項
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Verilog HDL組合邏輯語句結構和設計要點
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Verilog HDL時序邏輯語句結構和設計要點
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Verilog HDL 程序設計中需要注意的問題
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典型電路設計實例,如雙向電路及三態(tài)控制電路設計
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上機實踐（用原理圖設計時鐘實驗）
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第六天
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FPGA設計進階及工程設計中應該注意的問題
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設計輸入方法（原理圖,波形圖,狀態(tài)轉(zhuǎn)換圖 ,HDL 語言, EDIF , LPM ,IP Core） |
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Verilog HDL 里面的任務（TASK） 和函數(shù)（FUNCTIONG）的聯(lián)系和區(qū)別 |
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有限狀態(tài)機的設計原理及其代碼風格
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Verilog HDL 里面可綜合的代碼風格
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上機實踐（用verilog HDL語言設計時鐘實驗）
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第七天
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邏輯綜合的原則，可綜合的代碼設計風格，設計優(yōu)化和設計方法如：速度優(yōu)化與面積優(yōu)化
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功能仿真與時序仿真的區(qū)別和適用條件
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結構綜合和布局布線約束規(guī)則
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綜合報告的查看技巧
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LogicLock（邏輯鎖定）技術
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Signaltap在線邏輯分析儀調(diào)試技術
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HDL代碼設計的仿真和調(diào)試技巧
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FPGA硬件系統(tǒng)設計注意事項
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12位串行輸入D/A轉(zhuǎn)換器DAC7513設計實例
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上機實踐(12位D/A轉(zhuǎn)換器DAC7513實驗)
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第八天
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FPGA工程設計實例和可編程邏輯設計指導原則以及FPGA最小系統(tǒng)設計方法
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16位串行輸入D/A轉(zhuǎn)換器DAC7734設計實例
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C51單片機與FPGA并行通信設計實例。
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可編程邏輯設計指導原則
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FPGA最小系統(tǒng)概念以及硬件系統(tǒng)的構成,包括:FPGA主芯片電路設計，JTAG 下載與調(diào)試接口,異步SRAM存儲器接口電路設計，F(xiàn)LASH存儲器接口電路設計，其他外圍電路設計，電源，時鐘和復位電路設計
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FPGA最小系統(tǒng)的調(diào)試方法和技巧
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利用最小系統(tǒng)構建復雜系統(tǒng)的方法
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上機實踐(單片機與FPGA并行通信實驗)
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課程咨詢熱線：020-38288137、020-38288091 QQ：987723821
課程信息來自【廣州強智數(shù)碼科技有限公司】
